طرح مدار لچ متحمل به SEU بر اساس DICE عایق شده و المنت های کم مصرف
A low power-delay-product and robust Isolated-DICE based SEU-tolerant latch circuit design
تداخل خطای نرم یک چالش طراحی مهم و اساسی در طراحی مدار های پیشرفته CMOS VLSI محسوب می شود. در این مقاله ما یک طرح (Iso-DICE) لچ DICE عایق ساز SEU را با ترکیب روش های عایق سازی خطای نرم و روش لچ داخلی که در طراحی DICE استفاده می شود را پیشنهاد کردیم. برای بهبود تحمل SEU طرح DICE، ما جفت گره های ذخیره ای دارای توانایی ریکاوری SEU در هر یک از جفت های دیگر را حفظ کرده و از گره های ذخیره ای که تحت تاثیر یک دیگر قرار می گیرند استفاده کردیم. برای کاهش تاثیر تداخلی بین جفت گره های ذخیره ای دوگانه، ما از مکانیسم عایق سازی برای افزایش مقاومت در برابر برخورد ذرات با انرژی بالا به جای روش طراحی هم بند اولیه استفاده کردیم. از طریق عایق سازی گره های خروجی و گره های مدار داخلی، لچ های Iso-DICE می توانند تحمل زیادی به SEU در مقایسه با طرح DICE داشته باشند. در مقایسه با طرح FERST که دارای تحمل مشابه به SEU می باشد، لچ Iso-DICE پیشنهادی می تواند بیش از 50 درصد برق را کم تر از 45 درصد محصول فناوری TSMC 90 nm CMOS مصرف کند. تحت مدل 22 نانومتر PTM، لچ Iso-DICE پیشنهادی می تواند با 11 محصول تاخیر برقی 11 درصدی در مقایسه با طرح FERST که تحمل مشابه به SEU است عمل کند.
